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    • 专利摘要:

    公开号:WO1992002047A1
    申请号:PCT/JP1991/000989
    申请日:1991-07-24
    公开日:1992-02-06
    发明作者:Koji Kato
    申请人:Seiko Epson Corporation；
    IPC主号:H01L27-00
    专利说明:
    [0001] 明 細 書
    [0002] 半導体装置及びその製造方法 技術分野
    [0003] 本発明は、 強誘電体を用いた、 メモリ、 特に電気的に書き換え可能な不揮 発性メモリの構造、 及び製造方法に関するものである。 背景技術
    [0004] 従来の半導体不揮発性メモリとしては、 絶縁ゲ一ト中のトラップまたは浮 遊ゲートにシリコン基板からの電荷を注入することによりシリコン基板の表 面ポテンシャルが変調される現象を用いた、 M I S型トランジス夕が一般的 に使用されており、 EPROM (紫外線消去型不揮発性メモリ） や EE PROM (電気的書換え可能型不揮発性メモリ） などとして実用化されている。 発明が解決しょうとする課題及び目的 しかしこれらの不揮発性メモリは、 情報の書換え電圧が、 通常 20 V前後 と高いことや、 書換え時間が非常に長い （例えば EE P ROMの場合数十 ms e c) 等の欠点を有する。 また、 情報の書換え回数が、 約 1 02 回程度で あり、 非常に少なく、 繰り返し使用する場合には問題が多い。
    [0005] 電気的に分極が反転可能である強誘電体を用いた、 不揮発性メモリについ ては、 書き込み時間と、 読みだし時間が原理的にほぼ同じであり、 また電源 を切っても分極は保持されるため、 理想的な不揮発性メモリとなる可能性を 有する。 この様な強誘電体を用いた不揮発性メモリについては、 例えば米国 特許 4 1 49302のように、 シリコン基板上に強誘電体からなるキャパシ タを集積した構造や、 米国特許 3832700のように M I S型トランジス タのゲ一ト部分に強誘電体膜を配置した不揮発性メモリなどの提案がなされ ている。 また、 最近では第 3図のような MOS型半導体装置に積層した構造 の不揮発性メモリが I EDM' 87 p . 850— 851に提案されている。 第 3図において、 （30 1) 〖ま P型 S i基板であり、 （302) は素子分 離用の LOC O S酸化膜、 （3 03) はソースとなる N型拡散層であり、
    [0006] (304) はドレインとなる N型拡散層である。 （305) はゲート電極で あり、 （306) は層間絶縁膜である。 （307) が強誘電体膜であり、 電 極 （308) と （309) により挟まれ、 キャパシタを構成している。 （310) は第 2層間絶縁膜であり、 （3 1 1) が配線電極となる A 1である。 この様 に MOS型半導体装置の上部に強誘電体膜を積層した構造では、 強誘電体か らなるキャパシタによる段差のため、 その上部に位置するアルミニウム等に よる配線層の付き回りが悪く、 このために、 特に前記段差部分で断線が起き 易い等の課題を有する。 そこで本発明はこの様な課題を解決するもので、 そ の目的とするところは、 強誘電体膜を用いたキャパシタによる段差を抑え、 平坦化することにより、 信頼性に優れた半導体装置、 特に不揮発性メモリを 提供することにある。 発明の開示
    [0007] 本発明は、 強誘電体膜を用いたメモリの構造において、 半導体基板上に形 成された層間絶縁膜にあけられた貫通孔の中に、 前記強誘電体膜によって形 成されたキャパシタを埋め込むことにより、 前記キャパシタによる段差を減 少することによって、 その上を通る配線層の信頼性を向上し、 半導体メモリ としての信頼性を高めるものである。 図面の簡単な説明 第 1図は、 本発明の'実施例による、 半導体装置の主要工程断面図である。 第 2図は、 本発明の、 第 1図とは別な実施例による、 半導体装置の断面図 第 3図は従来の技術による、 半導体記憶装置の断面図である。 発明を実施するための最良の形態
    [0008] 第 1図 （a) 〜 （c) は、 本発明の半導体装置の一実施例における主要ェ 程断面図である。 以下、 第 1図にしたがい、 本発明の半導体装置を説明する。 ここでは説明の都合上、 S i基板に Nチャンネルトランジスタを形成し、 A12 層配線を用いた例につき説明する。
    [0009] (第 1図 （a)
    [0010] (101) は P型 S i基板であり、 例えば 20Ω · cmの比抵抗のゥヱハ を用いる。 （102) は素子分離用の絶縁膜であり、 例えば、 従来技術であ る LOCOS法により酸化膜を 600 OA形成する。 （103) はソースと なる N型拡散層であり、 例えばリンを 80 k e V 5 X 1015cm_2イオン注入 することによって形成する。 （104) はドレインとなる N型拡散層であり、 (103) と同時に形成する。 （105) はゲート電極であり、 例えばリン でドープされたポリシリコンを用いる。 （106) は第 1層間絶縁膜であり、 例えば化学的気相成長法によりリンガラスを 4000 A形成した後、 従来の 露光技術を用いて、 接触孔を形成する。 （107) は第 1配線層であり、 例 えば A 1を、 例えば 500 OA形成する。 （108) は強誘電体を用いたキ ャパシ夕の、 一方の電極であり、 例えば P t、 P d等を、 例えばスパッ夕に より、 例えば 1000 A形成する。 （109) は第 2層間絶縁膜であり、 例 えば化学的気相成長法によりリンガラスを、 例えば 5000 A形成した後、 従来の露光技術を用いて、 貫通孔 （1 10) を形成する。 （1 1 1) は本発 明の主旨による強誘電体膜であり、 バイアススパッタ、 あるいは化学的気相 成長法により、 例えば PbT i 03を、 例えば 600 OA形成する。 この時、 前記強誘電体膜 （111) の厚さは、 少なくとも前記第 2層間絶縁膜 （109) と同等か、 それ以上であることが望ましい。
    [0011] (第 1図 （b) )
    [0012] 次に、 前記強誘電体膜 （1 1 1) を、 反応性イオンエッチング、 あるいは スパッタエッチングによって、 全面エッチバックする。 この時、 第 2層間絶 縁膜 （109) 上には前記強誘電体膜 （1 1 1) のエッチング残りがなく、 かつ、 貫通孔 （1 10) の中は前記強誘電体膜 （1 1 1) で完全に埋まって いる、 という状態が望ましいが、 第 2層間絶縁膜 （109) 上に強誘電体膜 (1 1 1) のエッチング残りがあっても、 導電性はないため、 問題となるこ とはない。
    [0013] (第 1図 （c) )
    [0014] その後、 強誘電体膜 （1 1 1) のもう一方の電極 （1 12) として、 例え ば P t、 P d等を、 例えばスパッタにより、 例えば 1000人形成する。 次 に、 第 2配線層 （1 13) として、 例えば A 1を、 例えばスパッタにより、 例えば 8000 A形成する。 最後に、 ノ、'ッシべィシヨン膜 （1 14) として、 例えば S i Nを、 例えば化学的気相成長法により、 例えば 1000 OA形成 し、 本発明の実施例による、 半導体装置を得る。
    [0015] 第 1図のような構造、 及び工程を用いることにより、 強誘電体を用いたキ ャパシタによる段差を減少することによって、 その上を通る配線層の信頼性 を向上せしめる事が可能である。
    [0016] さて、 第 3図のごとく、 強誘電体を用いたキャパシタを、 第 1層間絶縁膜 (306) と、 第 2層間絶縁膜 （310) との間に形成した場合、 その上層 に位置する、 配線層の段差被覆率は、 スパッタによる A 1の場合で、 平坦部 に比べて、 約 1 5 %であった。 しかしながら、 本実施例のごとく、 第 2層間 絶縁膜にあけられた貫通孔に、 強誘電体を用いたキャパシタを埋め込んだ場 合、 その上層に位置する、 配線層の段差被覆率は、 スパッタによる A 1の場 合で、 平坦部に比べて、 約 4 0 %に改善された。 同様な効果は、 例えば第 2 図のように、 第 1層間絶縁膜にあけられた貫通孔に、 強誘電体を用いたキヤ パシタを埋め込むことによつても達成されることができる。
    [0017] 以上の説明においては、 主に不揮発性メモリについて説明したが、 強誘電 体の比誘電率が大きいことを利用したメモリ （D R AMなど） にも本発明が 応用できることは言うまでもない。 産業上の利用可能性
    [0018] 本発明は、 強誘電体膜を用いたメモリの構造において、 半導体基板上に形 成された眉間絶縁膜にあけられた貫通孔の中に、 前記強誘電体膜によって形 成されたキャパシタを埋め込むことにより、 前記キャパシタによる段差を減 少することによって、 その上を通る配線層の信頼性を向上し、 信頼性の高い 半導体メモリを得ることができるという効果を有する。
    权利要求:
    Claims" - 請求の範囲
    (1) 強誘電体膜が、 能動素子が形成された同一半導体基板上に強誘電体膜 を挟むように形成された電極を介して集積され、 かつ、 前記強誘電体膜より 上に、 配線層を有する半導体装置において、
    前記強誘電体膜が、 層間絶縁膜にあけられた貫通孔に埋め込まれているこ とを特徴とする半導体装置。
    (2) 前記強誘電体膜が、 等方的膜形成技術によって形成される工程と、 異方性ェツチングによる全面ェツチバックによつて平坦化される工程とを 含むことを特徵とする請求項 1記載の半導体装置の製造方法。
    (3) 前記等方的膜形成技術が、 バイアス ·スパッタ、 あるいは化学的気相 成長法のうちいずれかであることを特徵とする、 請求項 （2) 記載の半導体 装置の製造方法。
    (4) 前記異方性エッチングが、 反応性イオンエッチング、 あるいは、 ス パッタエッチングのうちいずれかであることを特徵とする、 請求項 （2) 記 載の半導体装置の製造方法。
    类似技术:
    公开号 | 公开日 | 专利标题
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    同族专利:
    公开号 | 公开日
    DE69111413T2|1996-01-18|
    DE69111413D1|1995-08-24|
    EP0497982B1|1995-07-19|
    EP0497982A1|1992-08-12|
    JPH0482266A|1992-03-16|
    EP0497982A4|1993-09-29|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
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    法律状态:
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    1992-02-06| AL| Designated countries for regional patents|Kind code of ref document: A1 Designated state(s): AT BE CH DE DK ES FR GB GR IT LU NL SE |
    1992-04-16| WWE| Wipo information: entry into national phase|Ref document number: 1991913102 Country of ref document: EP |
    1992-08-12| WWP| Wipo information: published in national office|Ref document number: 1991913102 Country of ref document: EP |
    1995-07-19| WWG| Wipo information: grant in national office|Ref document number: 1991913102 Country of ref document: EP |
    优先权:
    申请号 | 申请日 | 专利标题
    JP2195864A|JPH0482266A|1990-07-24|1990-07-24|Semiconductor device and manufacture thereof|
    JP2/195864||1990-07-24||EP91913102A| EP0497982B1|1990-07-24|1991-07-24|Semiconductor device and its manufacturing method|
    DE1991611413| DE69111413T2|1990-07-24|1991-07-24|Halbleitervorrichtung und ihr herstellungsverfahren.|
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